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在组合逻辑电路的设计中,下面哪些verilog HDL语句形式是可行的

A、条件语句:if…; else…;
B、条件语句:if…; else if…; else if…; else…;
C、多路分支语句: case(…) …; …; …; default:…; endcase
D、循环语句结构: for(…; …; …) statement;
E、条件语句:if…;
喵查答案:条件语句:if…; else…;
条件语句:if…; else if…; else if…; else…;
多路分支语句: case(…) …; …; …; default:…; endcase
循环语句结构: for(…; …; …) statement;

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