verilogHDL中对于变量的定义一般有wire和reg两种，在下列描述中若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是

A、assign b=a
B、assign a=b
C、assign a=b & c
D、assign a=b ^ c ^ d
E、b <= a
F、b <= a & c
喵查答案：assign b=a