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有如下一个描述电路的verilogHDL程序段always @ (a or b or c or d or tmp1 or tmp2)    begin        tmp1 <= a & b;        tmp2 <= c | d;        y <= tmp1 | tmp2;    end初始值a=0, b=1, c=0, d=0, tmp1=0, tmp2=0, y=0 如果这个时候发生变化a=1, 请推算变化稳定后的 tmp 和 tmp2, y 的值是

中国大学MOOC答案 数据帝 2024-05-09 扫描二维码

A、1,0,1
B、0,0,0
C、1,0,0
D、1,1,0
E、1,1,1
F、0,1,0
喵查答案:1,0,1

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