快乐学习 一个网站喵查铺子(catpuzi.com)全搞定~

已知某verilog仿真测试文件时钟信号描述如下:parameter PERIOD = 10;  always begin      CLK = 1’b0;      #(PERIOD/2) CLK = 1’b1;      #(PERIOD/2);   end且该verilog文件顶部有如下代码:`timescale 1us / 1ns,则模拟仿真时钟周期是

A、10us
B、10ns
C、10ps
D、1ns
E、1ps
F、1us
喵查答案:10us

喜欢 (0)
关于作者: