快乐学习 一个网站喵查铺子(catpuzi.com)全搞定~

在组合逻辑电路的设计中,下面哪些verilog HDL语句形式是可行的?

中国大学MOOC答案 数据帝 2024-05-09 扫描二维码

A、条件语句:if…;else…;
B、条件语句:if…;else if…;else if…;else…;
C、多路分支语句: case(…)…;…;…;default:…;endcase
D、循环语句结构: for(…; …; …) statement;
E、条件语句:if…;
喵查答案:条件语句:if…;else…;
条件语句:if…;else if…;else if…;else…;
多路分支语句: case(…)…;…;…;default:…;endcase
循环语句结构: for(…; …; …) statement;

喜欢 (0)
关于作者: