下列Verilog HDL程序所描述电路功能是（   ）module Dataflow( A, En, Y);      input [2:0] A;          //输入端口声明      input  En;               //输入端口声明      output [7:0]Y;        //输出端口声明    assign  Y[0] = ~( En & ~A[2] & ~A[1] & ~A[0] );    assign  Y[1] = ~( En & ~A[2] & ~A[1] &  A[0] );    assign  Y[2] = ~( En & ~A[2] &  A[1] & ~A[0] );    assign  Y[3] = ~( En & ~A[2] &  A[1] &  A[0] );    assign  Y[4] = ~( En &  A[2] & ~A[1] & ~A[0] );    assign  Y[5] = ~( En &  A[2] & ~A[1] &  A[0] );    assign  Y[6] = ~( En &  A[2] &  A[1] & ~A[0] );    assign  Y[7] = ~( En &  A[2] &  A[1] &  A[0] );endmodule

中国大学MOOC答案 数据帝 2024-04-15