快乐学习 一个网站喵查铺子（catpuzi.com）全搞定~
> 中国大学MOOC答案 > 下列Verilog HDL程序所描述的是一个计数器，该计数器的模是（   ）module count(CLK,OUT);input CLK;  output reg [3:0] OUT; always @(negedge CLK)begin           if(OUT = =4’d11)       OUT <= 0;else OUT <= OUT +1; end    endmodule

下列Verilog HDL程序所描述的是一个计数器，该计数器的模是（   ）module count(CLK,OUT);input CLK;  output reg [3:0] OUT; always @(negedge CLK)begin           if(OUT = =4’d11)       OUT <= 0;else OUT <= OUT +1; end    endmodule

中国大学MOOC答案 数据帝 2024-04-15 扫描二维码

A、16
B、11
C、12
D、3
喵查答案：12

喜欢 (0)
关于作者：
作者主页