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下列Verilog HDL程序所描述的电路是（）module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule

中国大学MOOC答案数据帝 2024-04-15 扫描二维码

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喵查答案：D触发器

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